xilinx rapid IO 如何实现自定义数据的收发仿真？

发表于 2013-3-7 09:21

GoldSunMonkey 发表于 2013-3-6 23:27
是购买的IP么？

是的大神但是那个ip核在使用的时候权限貌似有点问题关键是我现在不会用！！！！这个问题很严重它的配置手册有几百页那个创建那个核也很麻烦求指导

发表于 2013-3-7 15:17

找卖IP的人给你提供支持

发表于 2013-3-8 09:57

GoldSunMonkey 发表于 2013-3-7 15:17
找卖IP的人给你提供支持

东西是上个项目买的卖方培训的那几个博士已经出国现在这个项目要用rapid io 但是我不会大神你说咋办？

发表于 2013-3-8 21:26

bulonghu 发表于 2013-3-8 09:57
东西是上个项目买的卖方培训的那几个博士已经出国现在这个项目要用rapid io 但是我不会大神 ...

只能看手册一点点做了。有问题发上来。发具体的。别太宽泛

发表于 2015-9-16 18:17

GoldSunMonkey 发表于 2013-3-5 22:13
这个很简单，兄弟

我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件

xilinx rapid IO 如何实现自定义数据的收发仿真？

浏览过的版块

技术新星奖章

终身成就奖章

坚毅之洋流