请教sdram等长的知识

发表于 2013-1-10 09:53

通过了解我知道
SDRAM的布线要求信号线尽量保证匹配和等长。
但是我想请教下：
1、这里所说的等长是指几个时钟信号之间等长，还是时钟信号和地址信号之间等长。
2、像数据线和地址线并不只接SDRAM，还需要连接其他器件，这就不可避免的会在数据线和地址线上出现分支和过孔。这里的等长怎么处理。

发表于 2013-1-10 10:45

1，都需要等长
2，尽量避免过孔，可以采用T型等长处理

发表于 2013-1-10 11:28

forgot 发表于 2013-1-10 10:45
1，都需要等长
2，尽量避免过孔，可以采用T型等长处理

1、就是地址线、数据线、时钟线。控制线全部等长吗？
2、我的sdram是正面和方面各一块的需要过孔，这个到两块引脚的距离需要等长。那还有一个分支是接Buffer的那条线不需要等长吧？

发表于 2013-1-10 12:57

skybbuy 发表于 2013-1-10 11:28
1、就是地址线、数据线、时钟线。控制线全部等长吗？
2、我的sdram是正面和方面各一块的需要过孔，这 ...

差分时钟控制在+-50mil以下，严格的差分走线；
控制线以及地址线要和时钟线等长，线长不超过+-100mil.
至于数据线，没有必要和时钟线，地址线以及控制线等长。每８个bit也就是一个Byte及其对应的DQS，DQM为一组。

你可以找点相关资料看看

发表于 2013-1-10 13:21

forgot 发表于 2013-1-10 12:57
差分时钟控制在+-50mil以下，严格的差分走线；
控制线以及地址线要和时钟线等长，线长不超过+-100mil.
至 ...

谢谢

发表于 2013-1-10 14:33

forgot 发表于 2013-1-10 12:57
差分时钟控制在+-50mil以下，严格的差分走线；
控制线以及地址线要和时钟线等长，线长不超过+-100mil.
至 ...

还想请教下那个地址线出来跟两个SDRAM相连，那么您说的和时钟线等长是指全部加起来的长度还是到单个SDRAN的长度和时钟线等长呢

发表于 2013-1-10 15:05

skybbuy 发表于 2013-1-10 14:33
还想请教下那个地址线出来跟两个SDRAM相连，那么您说的和时钟线等长是指全部加起来的长度还是到单个SDRA ...

不好意思问错了这个时钟线也是有两根的所以这个没问题
就是想问下到FLASH的那根地址线有等长的需求吗

发表于 2013-1-10 15:49

我说一句，SDRAM 要求不是很严格的，不等长也没关系，
DDR才需要等长

发表于 2013-1-10 16:41

本帖最后由 jlass 于 2013-1-10 16:43 编辑

同楼上
fogot一直解释的都是DDR2线的等长要求
SDRAM没那么严格的要求，倒是可以考虑原端串联33欧的电阻。

发表于 2013-1-10 16:44

jjjyufan 发表于 2013-1-10 15:49
我说一句，SDRAM 要求不是很严格的，不等长也没关系，
DDR才需要等长

不等长也没关系吗那布通就行了？

发表于 2013-1-10 16:45

jlass 发表于 2013-1-10 16:41
同楼上
fogot一直解释的都是DDR2线的等长要求
SDRAM没那么严格的要求，倒是可以考虑原端串联33欧的电阻。 ...

你好请问串联33欧姆的电阻式什么作用

发表于 2013-1-10 16:55

sdram 布通即可，当然也不是随便乱走线的，
数据地址时钟控制归类一缕缕其中时钟包地

发表于 2013-1-10 16:57

skybbuy 发表于 2013-1-10 16:45
你好请问串联33欧姆的电阻式什么作用

源端阻抗匹配+消除振铃

发表于 2013-1-10 17:12

jlass 发表于 2013-1-10 16:57
源端阻抗匹配+消除振铃

谢谢这个33欧姆是经验值吗

发表于 2013-1-10 17:15

jjjyufan 发表于 2013-1-10 16:55
sdram 布通即可，当然也不是随便乱走线的，
数据地址时钟控制归类一缕缕其中时钟包地 ...

就是同一种信号布线布的近些吗时钟包地是在其两边画两条地线吗

发表于 2013-1-10 17:15

skybbuy 发表于 2013-1-10 17:12
谢谢这个33欧姆是经验值吗

是

发表于 2013-1-10 17:17

jlass 发表于 2013-1-10 17:15
是

谢谢

发表于 2013-1-10 21:40

看看

发表于 2013-1-16 19:37

我做过几块SDRAM的板子. 最早有一块就是随便走线的. 没有考虑等长, 也没加匹配电阻, 而且总线还与晶振靠的很近. 结果有点差, 误码. 最后给数据增加纠错编码(这个消耗了SDRAM一半的容量,),结果才正常.
后来做SDRAM的板子,都很注意走线.所有地址,数据,时钟都等长.晶振也离得远远的. 结果都很好.
至于楼上说的33欧电阻, 我一直存在怀疑. 我都是自己建立传输线模型,自己推算的. 大致是110欧. 实际测试效果也很好.
放置电阻时, 需要靠近数据发送端, 双向的需要两边都放一个.串联.
这个电阻大致的原理应该是这样的:
假设发送端串有一个电阻.那么信号经负载反射回发送端后,因为这个电阻的存在,因此不会继续反射.这样信号质量就很好.

请教sdram等长的知识

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