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---转载（不知出处。。。） 数字电路的时序性能主要取决于组合逻辑的延时。 1.1静态时序分析静态时序分析是基于电路的拓扑结构，计算逻辑单元延时和互连延时，并对电路进行延时分析，找出影响电路时序的关键路径，确定电路能够工作的最高速度。 1.2动态时序仿真动态时序仿真采用“事件驱动”的方法，通过在电路上加一系列随时间变化的激励向量来计算电路的时序行为。特点是用户在编写输入激励时会受到电路结构的限制，并且可能需要在不同的时钟频率下进行模拟和仿真，所耗费的时间长、软件运行速度慢。对于大规模电路来说，用户很难提供完备的激励文件，因此验证不充分。动态时序仿真非常适合于在给定的输入下对电路进行分析和差错。 1.3比较静态时序分析是一种不需要激励的时序性能分析技术，其作用是分析电路时序的最坏情况，验证此时的电路性能是否满足用户的要求。由于不需要任何激励信号，因此速度快、验证充分。它能够找出电路中发生时序冲突的各个路径，即不符合用户时序需求的路径。但正是因为没有激励，因此无法获取电路所有的功能信息，以至于会分析实际并不存在的“伪路径”。而且静态时序分析只能分析同步时序电路，对异步时序电路的时序分析还不够成熟。 ---转载（不知出处。。。） | 
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