Verilog编写的控制模块,有时候正常工作,有时无**常工作

发表于 2013-7-31 20:23

用Verilog编写的控制模块,编译后能够正常工作,有时候没有任何修改再编译却不能正常工作,求解

发表于 2013-7-31 20:26

正常，代码写的不规范每次综合后的电路都可能差异很大

发表于 2013-8-1 10:25

时序约束不完整

发表于 2013-8-1 11:30

lwq030736 发表于 2013-8-1 10:25
时序约束不完整

时钟不高，就没进行时序约束

发表于 2013-8-1 11:33

mhanchen 发表于 2013-7-31 20:26
正常，代码写的不规范每次综合后的电路都可能差异很大

请问，这种情况有什么好的办法解决了，希望高手给于指导，在此谢过了。

发表于 2013-8-1 17:28

做时序约束

发表于 2013-8-1 19:52

CY0904030105 发表于 2013-8-1 11:33
请问，这种情况有什么好的办法解决了，希望高手给于指导，在此谢过了。 ...

没看到你代码，也不好说，不过最起码的几点：1.主时钟要走全局时钟网络，经过DCM或者pll后再输出给其他模块；2.复位要统一成同步或者异步，不要混用，并且做好同步释放的处理；3.功能模块划分清楚，不相关的逻辑不要混在一起，包括一个模块中的组合逻辑和时序逻辑，都要分开。。。再具体的细节就只能看情况定了

Verilog编写的控制模块,有时候正常工作,有时无**常工作

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