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[FPGA] 同样的代码例化出不同的运行结果

楼主| sxtz531 发表于 2013-8-4 00:40 | 显示全部楼层 |阅读模式

做了一个简单的系统，工作在50MHz，整个工程实现5路uart，2路spi的master，1路iic的slave。工程大体上没有什么问题，就是在uart上，其中的4路都没有问题，通过串口工具，接收发送数据都很正常，但就是有一路uart，发送数据正常，但在接收数据时，串口工具不能发送的太快，能接受的速度也就是用鼠标连续点击"发送"的速度，否则，就会接收不到正确的数据。不明白的是uart的代码，我是同一个代码，直接例化了5个，为什么会出现差异，也想过或许是布局布线的差异造成的，也或许是代码写的不够健壮，也或许是其他问题，不知道怎样去想...希望大牛们指点一下。

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