FPGA的普通I/O口用作时钟输入输出

发表于 2013-8-9 20:18

以前没用过FPGA，最近在用FPGA做数据采集，设计硬件的时候有个疑问，就是ALTERA的FPGA可以用普通I/O作为数据采集时钟的输入或输出脚使用吗，时钟频率为62MHZ，网上查了一下，有的说可以，有的说不行。
比较疑惑，有熟悉FPGA的兄弟可以解答一下吗？

发表于 2013-8-10 09:50

是不是做输出比较好啊？也不是很懂，帮你顶下，坐等高手，坐等猴哥了。

发表于 2013-8-10 17:27

输出可以，问题不是特别大
输入不太好，时钟的输入从专用的时钟输入IO口进入。

发表于 2013-8-12 09:23

谢谢版主，目前受硬件条件限制，似乎只能用普通I/O作62MHZ的时钟输入，不知道这个对数据采集影响有多大，会导致根本不能用吗？

发表于 2013-8-12 10:24

阿多发表于 2013-8-12 09:23
谢谢版主，目前受硬件条件限制，似乎只能用普通I/O作62MHZ的时钟输入，不知道这个对数据采集影响有多大，会 ...

会有影响，有多大影响不好说，
时钟有抖动，偏移这些
恩，应该能用，62MHZ不是很高的时钟。

发表于 2013-8-12 11:24

我也跟着学习了

发表于 2013-8-12 17:53

如果62MH是供给PLL用的，建议走专用的时钟输入口，其他的除了一写专用口外，其他的端口都可以做输出输入口

发表于 2013-8-12 18:13

Backkom80 发表于 2013-8-12 10:24
会有影响，有多大影响不好说，
时钟有抖动，偏移这些
恩，应该能用，62MHZ不是很高的时钟。 ...

谢谢版主

发表于 2013-8-12 18:14

zbhbyc 发表于 2013-8-12 17:53
如果62MH是供给PLL用的，建议走专用的时钟输入口，其他的除了一写专用口外，其他的端口都可以做输出输入口
...

不是供给PLL用的，只是用作数据采集的同步时钟

发表于 2013-8-12 23:55

可以的，要求不是非常严格的话，没多大关系。

发表于 2013-8-13 10:06

如果不是很多寄存器要用到这个时钟的话是没什么问题的

FPGA的普通I/O口用作时钟输入输出

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