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[FPGA] FPGA中DDS的系统时钟问题!

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 楼主| buqibushe 发表于 2007-1-21 23:25 | 显示全部楼层 |阅读模式
DDS, FPGA, 系统时钟, PLL, 控制
我想在FPGA中做一个DDS,但分了若干个频段,所以加到DDS有几个不同的系统时钟,我的想法是对PLL的输出时钟用计数器进行分频获得所想的几个不同的时钟,然后用多路器经外部控制选择所要的时钟加到DDS,但我不知道时钟经过多路器会不会对时钟有所影响(时钟经过了!!组合逻辑!!)?危害有多大?不知这种担心是否必要,还有更好的办法吗??<br />请各位大侠赐教!!!
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drogy 发表于 2007-1-23 13:41 | 显示全部楼层

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通常来说,多路选择器的使用需要考虑很多因素,阻抗的匹配,开关的速度,漏电流分量等因素.<br />最佳的方式,就采用适中控制电路将多路频率与基准源进行同步,然后在输入DDS中完成合成.
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