PCB 敷铜问题

登录 · 发表于 2014-1-21 14:44

各位兄弟，我在用CADENCE 画板子，敷铜时,有一个层出现如图的情况。哪位高手知道问题出在哪里，怎么解决？

发表于 2014-1-21 14:49

分有点少啊

问题是你的机子配置过低:lol

发表于 2014-1-21 15:02

只这一层出现这种情况

发表于 2014-1-22 09:19

删除重来，
如果是16.3版本不奇怪，我也遇到过搞不定升了16.6解决

发表于 2014-1-22 09:22

同一层为什么会有敷铜覆盖线条

发表于 2014-1-22 12:53

是不是你的碎铜太多了，机子跑错误了，我以前画板子，如果碎铜多，消铜位置多的话就会出现类似你这种情况，我都是删了重新画

发表于 2014-1-23 10:52

导入的PADS 文件，我用分割敷铜的方法解决了，应该是敷铜不能覆盖那条线，否则覆盖线条，

发表于 2014-2-21 11:13

allegro中铺铜，若图大，尽可能不要整张图一起铺，分块。若小图整片铺上，把多余SHAPE DEL掉即可，相同NET的铜重叠打VIA使其更好导通

发表于 2014-2-22 23:15

删除从来，allegro偶尔会出现这样的问题

发表于 2014-3-1 21:48

本帖最后由永不停止于 2014-3-1 21:50 编辑

红色DRC？走的是差分吗如果是的话是设计规则和实际走线的宽度不一致如果是删除孤铜留有印记的话不必在意主要看报错没规则设置line和shape的距离再仔细检查下

发表于 2015-2-6 14:55

支持一下

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