FPGA上电瞬间IO管脚输出的高电平怎么消除？

发表于 2014-2-21 09:24

请教一个问题：FPGA在上电后还未配置完成前管脚会输出一个高脉冲，这个高脉冲是设备不想要的脉冲，请问，有什么好的处理方法？

发表于 2014-2-21 13:56

本帖最后由雪夜虫子于 2015-7-23 09:12 编辑

..

发表于 2014-2-22 09:23

雪夜虫子发表于 2014-2-21 13:56
下拉电阻？

查了些资料，加一个2.2k左右的下拉电阻可以解决这一问题。

发表于 2014-2-22 09:46

电阻钳位分压+电容

发表于 2014-2-22 10:06

XILINX的器件的话可以看一下HSWAPEN管脚的配置，配置为1可以设置在加载程序时IO不上拉。

发表于 2014-2-22 15:31

ococ 发表于 2014-2-22 10:06
XILINX的器件的话可以看一下HSWAPEN管脚的配置，配置为1可以设置在加载程序时IO不上拉。 ...

正解。有些FPGA直接通过此脚定义在复位过程中的引脚状态！

发表于 2014-2-22 18:19

我也遇到了这个问题，顶上去，看牛人怎么解决的！

发表于 2014-2-22 22:25

luyaker 发表于 2014-2-22 18:19
我也遇到了这个问题，顶上去，看牛人怎么解决的！

我测试了一下，加上2.2k的下拉电阻可以消除那个瞬间脉冲，效果还是可以的……

发表于 2014-2-23 10:31

lizhezhe1988 发表于 2014-2-22 22:25
我测试了一下，加上2.2k的下拉电阻可以消除那个瞬间脉冲，效果还是可以的…… ...

有没有副作用？

发表于 2014-2-23 13:36

luyaker 发表于 2014-2-23 10:31
有没有副作用？

没有。

发表于 2014-2-23 16:04

lizhezhe1988 发表于 2014-2-23 13:36
没有。

:handshake

发表于 2014-2-23 20:19

我也遇到问题下拉电阻就能解决
这个脉冲与程序量的大小有关系

发表于 2014-2-24 09:20

本帖最后由雪夜虫子于 2015-7-23 09:12 编辑

..

发表于 2014-2-24 16:01

altera的fpga，需要强下拉；或者后端电路在设计上避开

发表于 2014-3-3 10:34

几种方法：

1.xilinx在程序生成时可以设置默认上拉还是下拉或开路。
2.程序复位中设置初始状态。
针对配置前的：
3.电源上电顺序控制，电路默认初始状态控制（加上拉，下拉或电路本身初始逻辑态注意），涉及到一开始的原理图设计。

发表于 2016-4-12 20:03

nir 发表于 2014-3-3 10:34
几种方法：

1.xilinx在程序生成时可以设置默认上拉还是下拉或开路。

程序里面怎么设置？

发表于 2016-4-13 11:26

dreamer_Clg 发表于 2016-4-12 20:03
程序里面怎么设置？

应当是在开发环境里设置，
程序没办法的。

FPGA上电瞬间IO管脚输出的高电平怎么消除？

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