rapidIO求助

发表于 2014-12-14 14:24

最近在用xilinx的serial rapidIO的IP核实现两块xc5vlx110T间的数据传输，例化IP核时生成一个example_design，这个例子是基于V5-50T的FPGA的。根据srio_ug503的说明，将ucf文件修改为110T的ucf文件，srio_ug503的说明是：
CONFIG PART = XC5VLX110T-FF1136-1 ;
INST
"rio_de_wrapper/phy_wrapper/rocketio_wrapper/gtp_wrapper/tile1_gtp_
wrapper_i/gtp_dual_i" LOC = "GTP_DUAL_X0Y4";# MGT112
INST
"rio_de_wrapper/phy_wrapper/rocketio_wrapper/gtp_wrapper/tile0_gtp_
wrapper_i/gtp_dual_i" LOC = "GTP_DUAL_X0Y3";# MGT114
修改时发现例化生成的文件目录下只存在"tile0_gtp_wrapper_i......",没有"tile1_gtp_wrapper_i...."。
MAP时也在这个地方出错，错误表示”GTP_DUAL“应该成对使用。这个应该真么解决，是例化的时候出错了吗？求大神指导。

发表于 2014-12-15 16:30

是例化的时候选错了吗？大神呢C:\Users\qqs\Desktop

发表于 2015-9-16 18:20

fresh-bird 发表于 2014-12-15 16:30
是例化的时候选错了吗？大神呢

他说的应该是4x模式，你根据实际情况选择1x还是4x

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