两块板间使用网线连接,即使因每次网线连接造成了接收时钟相位不同(发送时钟和数据由PFGA提供一直未变,所以发送忽略),那千兆PHY RGMII接收端的时钟和数据也是相关联的。FPGA上也是用接收时钟去解接收数据,怎么会出问题呢?问题是用板上的两个千兆端口回环测试,每次网线插拔后数据都不会连续出错。问题是出在两块板上的PHY时钟不同,连接后握手的传输差异造成的?是phy芯片的硬件性能问题?因为时钟已经到了125M 并且是DDR数据,仅从示波器上已经无法准确判断时钟与数据的对应关系。即使是调整时钟的延时也只能是测试。
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