P89LPC936 PWM输出时，PCLK分频问题?

为了提高PWL输出信号的频率，想将PCLK的分频系数值：PLLDV3:0&nbsp;取0值，这样&nbsp;PLL的频率&nbsp;=&nbsp;PCLK/(PLLDV&nbsp;+1)&nbsp;=&nbsp;PCLK，&nbsp;按手册上说应是可以取0值的，但实际测试中发现，PLLDV不能取0值，当取0值时，锁相环无法锁频率，程序始终停在：while(PLLEN&nbsp;==&nbsp;0);&nbsp;这条语句上。<br /><br />&nbsp;<br /><br />(程序工作方式：内部RC振荡，DIVM=2，CCLK=1.8432MHZ,&nbsp;PCLK=0.921625MHZ)<br /><br />&nbsp;<br /><br />不知问题出在在哪里，难道分频系数值PLLDV不能取0值？<br /><br />&nbsp;<br /><br /><br />

PLL频率倍频后要求控制在一定的范围里，因此，你频率过高的话，就会失败&nbsp;