请教一下测试向量的写法

下面的VHDL代码，testbench该怎么写？<br />可以贴一下吗？<br /><br />--&nbsp;D触发器&nbsp;<br /><br />libarary&nbsp;ieee&nbsp;;<br />use&nbsp;ieee&nbsp;std_logic_1164.all&nbsp;;<br />entity&nbsp;tdff&nbsp;is<br />&nbsp;&nbsp;&nbsp;port&nbsp;(&nbsp;clk,&nbsp;d&nbsp;:&nbsp;in&nbsp;std_logic&nbsp;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;q&nbsp;:&nbsp;out&nbsp;std_logic&nbsp;)&nbsp;;<br />end&nbsp;tdff&nbsp;;<br />architecture&nbsp;behaviour&nbsp;of&nbsp;tdff&nbsp;is<br />begin<br />&nbsp;&nbsp;&nbsp;process(clk)<br />&nbsp;&nbsp;&nbsp;begin<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;if&nbsp;(&nbsp;clk'event&nbsp;and&nbsp;clk&nbsp;=&nbsp;'1'&nbsp;)&nbsp;then<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;q&nbsp;&lt=&nbsp;d&nbsp;;<br />&nbsp;&nbsp;&nbsp;end&nbsp;process&nbsp;;<br />end&nbsp;behaviour&nbsp;;&nbsp;&nbsp;<br />