SDRAM啊~SDRAM~（NIOS下的verify fail问题）

这段时间被SDRAM折腾得焦头烂额的，在NIOS下载全是verify fail，在FPGA/CPLD版块有发贴询问，幸得鱼老大的回复，可惜本人实在是FPGA的初学者，鱼老大的回复却又只是点到即止，我研究了近一周还是未能找到问题的根本解决之道，特转来此，还望各位前辈能拉下我这个初学者一把

出现这个问题，要么SDRAM参数配置错误，要么时序有问题。
SDRAM参数按照数据手册填；
时序配置（尤其是sdr_clk）可以到altera网站上下一个quartus_handbook
强烈建议首先了解一下sdr的工作原理和时序图，否则配置起来很难弄的
不同的sdr配置细节不一样，不同的片子和设计PLL时序参数也不一样，别人没法帮你。

从网上查到的资料分析，应该是PLL的相位延时有问题，SDRAM用的是SOPC里面自己带的SDRAM控制器，控制上应该没有问题，再网上也看到了一组计算公式：
SDRAM的时钟滞后控制器的时钟值读取滞后或滞后中的较小值。
读滞后：tOH（SDRAM）-tH_MAX（FPGA）
写滞后：tCLK（FPGA）-tCO(max) - tDS（SDRAM）
SDRAM的时钟超前控制器的时钟值取读超前或写超前中的较小值。
读超前：tCO_MIN（FPGA)-tDH（SDRAM）
写超前：tCLK-tHZ（SDRAM）-tSU_MAX（FPGA）

其中SDRAM中的参数我都在SDRAM的规格书中找到了那张参数表（AC CHARACTERISTICS (AC operating conditions unless otherwise noted)）
而FPGA的参数，大部分我都在Queatus 9.0编译后的时序报告中找到了（tH,tSU都是在所有和SDRAM有关的信号中取一个最大值）
但是tCO(min)和tCO(max)这两个参数我一直没搞明白，时序报告中只有一个tCO。

小白来围观啦