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[Actel FPGA] ：[求助]请教版主一个关于FPGA实现除法器的问题

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 楼主| 北京户口 发表于 2010-5-30 13:00 | 显示全部楼层 |阅读模式
除法器, FPGA实现, 二进制, 数据处理
目前我写的除法器程序进行完除法后得一个商和余数，因为数据处理的需要，最好能除出来是个用二进制表示的小数，我想问下利用FPGA能不能实现带小数的除法预算？
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金鱼木鱼 发表于 2010-5-30 13:06 | 显示全部楼层
带小数的除法运算没有现成的模块，这需要你自己用Verilog代码实现～
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