如何例化元件，是在不会，希望大家帮忙下

我只会简单的例化，比如说顶层和底层的引脚都一样的那种
下面的图我就不会了

我自己的例化程序，编译不成功，希望大家可以帮忙下

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library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;



entity clock is

port(

clk,reset :in std_logic;

time_out :out std_logic

);

end entity;



architecture rtl of clock is



component time_ms is

port(

clk ,reset :in std_logic;

ms_out :out std_logic

);

end component;



component time_sec is

port(

clk ,reset :in std_logic;

ms_in :in std_logic;

sec_out :out std_logic

);

end component;



component time_min is

port(

clk ,reset :in std_logic;

sec_in :in std_logic;

min_out :out std_logic

);

end component;



component time_hour is

port(

clk ,reset :in std_logic;

min_in :in std_logic;

hour_out :out std_logic

);

end component;



begin

u1:time_ms port map(clk=>clk,reset=>reset);

u2:time_sec port map(clk=>clk,reset=>reset,ms_in=>ms_out);

u3:time_min port map(clk=>clk,reset=>reset,sec_in=>sec_out);

u4:time_hour port map(clk=>clk,reset=>reset,hour_in=>min_hour,hour_out=>time_out);

end architecture;

自己顶下

你说的编译不成功.那报错信息是什么,能贴出来看下不?
因为你还包含了4个元件.其中任何一个有错误,都会导致编译不成功.
可能不光是你顶层的问题.
另外,你clk和rst共接那么多的子元件.建议你加个BUFG,别直接相连

单个编译都是成功的
不然也不可以生成原理图上需要的符号

帮帮我啊，我实在不会了

楼主用的应该是QUARTUS吧....你编译错误的话,能否把报错信息贴出来哈.

今天仔细看了你的代码...发现是你没写对哈.

你component中定义的引脚..和你port map中的 有些对应不起来阿.
在component中定义了的.必须在port map中一一对应,不接的也必须声明是open还是gnd;

举个例子来说,你time_hour中 只有 rst,clk,min_in,hour_out.....但是在你下面map的时候.怎么就多了一个hour_in阿