DDR2 DDR3 在PCB布板对走线有哪些要求

印像中一直记得DDR走线有要求要等长
但是不记得为什么，是因为要保待时延一致，还是也跟阻抗匹配有关联
最近多看了一些板子，DDR走线长度都差异很大，就不太明白了，DDR在布板方面具体是有哪些要求，很诚恳地请教，谢谢了

自已顶呀，请多多指教 ！

有人吗？有人吗？

等长只是为了调整时延一致
等长和阻抗匹配没有关系

DDR信号比较高速，高速最根本的表现是上升沿（或下降沿）陡峭，虽然高速和频率没有直接的关系，但频率越高，留给每个高低电平保持的时间就越短，也就意味着沿必须越陡才能有效维持状态时间

如此短的状态维持时间，时延不一致到一定程度就易引发时序问题 A电平快消失了，与之相关联动作的B电平还没到达，这样就乱套了

等长主要是为了延时
通过仿真可以知道长度对阻抗的影响不大，阻抗的主要影响是线宽，所在信号层到地层距离，铜箔厚度等

谢谢，楼上，还有就是第二个图DDR线长差异很大，不要求时延一致了？

并不要求所有线都等长   时序相关的一组等长就行

图片看的不是很清楚·一般ddr布线的时候，都会考虑时延的，要有一定的保持时间，走线长度尽量短，可以以时钟线作为参考线。如果是allegro画的，可以做一下后仿真，看信号延时是否满足要求。

上面两个图是我最近看到的两个板子，第一个图，DDR3所有线长全是46mil,第二个DDR3线长相差几十甚致上百mil

那你看第二个里面都是哪些线差了上百mil的？ 通常是数据线和时钟线等长，控制线和地址线等长~而且不要比时钟线短~ 公差有一定范围的  在网上有很多这方面的资料你可以查查看~~

可是图二中16条数据线间也不等长，最大差4mm

最好能控制在 1-1.5MM内，   计算好信号的阻抗 。

图二的这块板子DDR部分根本就是使主IC与DDR的线长尽量短，而没有考虑线与线之间要不要控制等长

详细的线长

不等长也很有可能是没问题的。但是总归是不太好的。

我们有块板子就是给搞了不等长的，结果有些板子运行起来了没问题，但是有几块老是运行了半天挂掉。猜有可能是这方面的原因。

最好做线长约束~尤其是跑高速~~不然调不通就痛苦了~~~~~前段时间刚画了个带ddr2的板子 大概跑到200m，做了等长和阻抗匹配，用仿真看了200m下还行。 目前还没开始调 后面调了再和大家分享下~~

最好是等长，如果时钟频率不超过200M，线长差几mm，应该没有问题。

新手学习学习:victory:

学习了。。。

第一次要布DDR了，学习学习！