FPGA 高速乘法器、除法器、开根号算法

发布时间:2018-10-06 20:20:45
截止时间:2018-10-16 20:20:45
项目周期:详谈
现居地址:广东省深圳市南山区
项目描述:
        1、项目需求：①高速无符号64位乘法器设计 ；②高速除法器设计，被除数64位，除数32位，无符号；③高速开根号算法，输入：double数据类型，输出double数据类型；
        2、验收标准：完成相应的功能，时间控制在2ns以内

        3、器件  赛灵思K7

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