模拟芯片的Vlogic引脚问题

发表于 2011-9-13 07:25

模拟芯片供电正负15v，但需要一Vlogic供电，这个Vlogic应该怎样处理？因为采用的是数字地和模拟地分开，所以这个5v该怎样供？模拟部分后边是数字部分，也采用ttl电平，请教，这个Vlogic应该如何处理？

发表于 2011-9-13 09:01

re LZ：

具体还是参照手册中的建议设计。一般而论，器件虽有模拟地和数字地之分，但其压差有严格限制（具体参考数据手册）。所以，通常的处理方法是将模拟和数字地引出单点连接后接板的总电源地即可。

至于你的Vlogic，按手册要求配置（地与数字地分枝相连）。

发表于 2011-9-13 14:38

那这个5v的Vlogic是否可以将数字部分的5v电接磁珠给Vlogic，但这样的话，是否属于跨分区连线，是否会对模拟地这边造成干扰？谢谢HWM

发表于 2011-9-13 14:39

加一句哈，Vlogic只负责为芯片的输出提供ttl电平，与核心工作无关

发表于 2011-9-13 20:45

to 3L:

没必要串磁珠，此本来就是数字部分的电源（Vlogic）。

发表于 2011-9-14 09:32

谢谢