求助fifo ip核的问题

请问ip core生成的fifo怎么控制，是不是还需要驱动一下啊，通过WR_CLK.我现在用就是读写使能信号直接pull up，写的时候直接给个写信号上升沿把数写进去，读的时候给个读信号上升沿将数据读出来。利用全局始终来给它复位。可这样做读不出来数据，也写不进去，跪求各位解决

我觉得需要驱动下

:)

生产的fifo一般都是同步的，写使能有效，每一个wr_clk上升沿写入一个数据，读同理

我觉得需要驱动下
opple 发表于 2011-12-3 21:06

为啥要驱动？

1# mxjtracy 照明空说的办。

6# GoldSunMonkey 好的多谢

:lol

搞定没？

生成fifo的时候，它会有HDL Instantiation Template。按着这个调用就行。这个是我用的：
输入36bit 512.输出18bit 1024.
capture_fifo capture_fifo_inst1 (
  .rst(rst),                                                                 // input rst
  .wr_clk(wr_clk_bufr),                                                 // input wr_clk
  .rd_clk(rd_clk),                                                 // input rd_clk
  .din({6'b000000,din_reg[23:12],6'b000000,din_reg[11:0]}), // input [35 : 0] din
  .wr_en(wr_en),                                                         // input wr_en
  .rd_en(rd_en),                                                         // input rd_en
  .dout(fifo_dout),                                                 // output [17 : 0] dout
  .full(),                                                                         // output full
  .almost_full(),                                                 // output almost_full
  .wr_ack(),                                                                 // output wr_ack
  .overflow(),                                                         // output overflow
  .empty(empty),                                                                 // output empty
  .almost_empty(),                                                 // output almost_empty
  .valid(),                                                                 // output valid
  .underflow()                                                         // output underflow

;P楼上说的对。加分

这样啊

:)

酱紫啊。:)

:)