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skew的约束跨gen clock吗？

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 楼主| roucun 发表于 2018-9-10 15:58 | 显示全部楼层 |阅读模式
Gen, ge, ck, TE, dc
假设reg1是clk1，reg2是clk2，clk2是clk1的generated clock，那工具会约束reg1和reg2间的latency尽量小于设定的skew吗？
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