请教阻抗终端匹配问题

阻抗匹配有一种方式叫并联端接（又叫终端匹配），就是在终端并联一个50Ω对地阻抗。集成电路A与集成电路B（均为3.3V CMOS电路）通过单端信号线连接，A控制B，在接收端（B）并联一个50Ω对地电阻（终端匹配），请问集成电路A输出高电平时，接收端B能否为高电平？因为集成电路A输出阻抗十几欧姆，集成电路内部到3.3V有一个电阻R，接收端阻抗约50Ω，因此接收端的电压会比较小<（3.3V/R+20Ω+50Ω）x 50Ω>，可能达不到高电平的最低门限。请教哪里理解有误？？？请教各位！

用示波器看接收端波形，如果没有匹配电阻时波形不好，就加匹配电阻，电阻先加大些，如1K，不行就减小。

阻抗匹配是一个大的概念，应该根据具体电路或信号的要求而定，五花八门，一般数字电平也不用50欧匹配