关于数字逻辑电路的阻抗匹配问题

现在有一个主板要驱动差不多20片相同的子板，每个子板上有4个74HC4051，1个74ACT164，1个74HCT138，电路板安装起来后大概有3米长。
主板上的CPU并不是直接驱动子板，而是通过了一片74HCT573作为缓冲器，子板上芯片输入端是直接并联。现在发现各子板上的信号不良并且工作不稳定，用示波器看有很多杂波，我想是不是因为阻抗不匹配造成信号反射了。想做个试验：
1、主板上74HCT573输出脚串一个100欧的电阻；
2、子板上各芯片输入脚各串一个5.1K电阻；
不知以上试验是否可行，请各位大侠支招。

楼主的方法是不妥当的，你的电路并非是高速电路而是长线重载电路，不能机械的套用高速电路的设计原则，而是应该加合适的缓冲驱动，3米长最好采用OC/OD驱动，这样变电压驱动为电流驱动抗干扰的效果会好很多。

2# chunyang
您的意思是我把74HCT573换成集电极开路形式？

请推荐几个代替74HCT573的OC芯片，非常感谢！

其实电路中573也只用了6对输入输出，刚才查了一下74系列的数字逻辑芯片，只看到7407和7417，但这2个芯片的供货有很大问题。不知还有没有其他推荐呢？
另外，上拉电阻一般选多大合适呢？小弟在这方面确实没多少经验，谢谢了！

用07或者晶体管阵列如ULN系列，也可以用分立晶体管，上拉电阻可以在每个输入侧上加，合成阻抗根据VCC和工作电流用欧姆定律计算，工作电流可以根据现场的干扰度选择，干扰较强时加大电流就是，一般用mA级。

用74LS07，还是有很多供货的。
上拉电阻在每个输入端加，那如果到时子板不用那么多的时候，还需要重新计算上拉电阻阻值吗？这些可能是经验了，还望不吝赐教，谢谢！

对了，刚才忘了说了，给74ACT164的时钟频率大概是1M

不会吧？
ACT应该比HCT还要快啊，看了DATASHEET，ACT164在25℃最低100MHZ，HCT标准78MHZ。
另外如果用OC，电流设为1mA，20个子板每个输入端用上拉的话，那最后一个子板岂不是只有50uA？这样也可以吗？

刚才想到一个，我在最后一块子板上做个上拉电阻，就好像差分传输一样，同样是用电流环，我想应该可行的，请指点一下啊