用cadence 画pcb的时候总是出现几个问题
1.最严重的就是覆铜的问题
a.有的时候完全覆铜不成功，一旦变成网格格式，覆铜就会消失。去掉再覆铜，仍旧没用。把文件给同事，让他们帮忙，就好了，是我电脑里面设置有什么问题么？
b.虽然设置好了，但是不知道为什么，有的时候会把不同的net点也一起覆铜进去，也不知道怎么修改。
c.有的时候孤铜没有办法去除。如果动一下和孤铜相关的线或者via，就可以去除，但有的时候会导致覆铜也一起消失。
2.设置好的via形式，不知道为什么画着画着又变成他原来的默认via，觉得有关的是，我有的时候会原理图有小的改动而重新导入netlist。
3.再导出nc的时候，有的时候因为有所变动而重新导出钻孔文件，但是drill legend的位置不知道为什么总是同一个位置，有什么办法改变位置？
这些是什么原因？ |
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