VHDL这个警告怎么消除？

发表于 2012-12-12 15:18

Warning: Found 1 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew。
Baidu了一下，就是说由输入时钟产生的一个时钟容易引起时钟倾斜clock skew，建议再在外部加入一个单独的时钟。我不想加单独的时钟，有什么办法消除这个警告。谢谢！

发表于 2012-12-12 19:53

门控时钟？最好别这么玩

发表于 2012-12-12 19:58

不要用门控时钟

发表于 2012-12-12 20:09

听两位版主的

发表于 2012-12-12 20:51

由于产生了门控时钟造成的，还是不要这么玩

发表于 2012-12-12 22:15

只能飘过学习一下了！

发表于 2012-12-13 18:44

应该是时钟的问题帮你顶一个呵呵希望猴哥能够解答呵呵

发表于 2012-12-13 23:43

发表于 2012-12-14 10:01

:lol用组合逻辑控制时钟

发表于 2012-12-14 22:27

请结帖

VHDL这个警告怎么消除？

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