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确保Virtex-5 DDR2 存储器接口的信号完整性

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 楼主| DragonKing88 发表于 2013-1-7 10:57 | 显示全部楼层 |阅读模式
DDR, Virtex-5, 存储器接口, 信号完整性, 终端


本文向初次尝试设计 Xilinx® Virtex™-5 DDR2 存储器接口的工程师介绍了一些窍门，包括关于首选电路拓扑的快速指南，以及采用数控阻抗 (DCI) 片上终端元件来替代外部终端电阻器的利弊概述。此外，本文还介绍了笔者从以往的设计中积累的实用设计指南和 IBIS 仿真结果。

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GoldSunMonkey 发表于 2013-1-7 20:57 | 显示全部楼层
不错，感谢啊
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LongChip 发表于 2013-1-8 18:34 | 显示全部楼层
:)
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RadarEver 发表于 2013-1-8 18:37 | 显示全部楼层
:lol必须提醒我啊
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GoldSunMonkey 发表于 2013-1-8 19:00 | 显示全部楼层
RadarEver 发表于 2013-1-8 18:37
必须提醒我啊

为什么呢？
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xjsxjtu 发表于 2013-1-12 21:59 | 显示全部楼层
GoldSunMonkey 发表于 2013-1-8 19:00
为什么呢？

嘿嘿，猴哥，你也得提醒我啊？
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