[求助]关键路径的问题

弱弱的问一下有关关键路径的概念。看到很多资料都很重视对关键路径的时序约束，但是我到现在还是没能弄明白什么是关键路径。<br />以前从字面上臆测以为是关键信号（比如时钟信号）的传输路径，<br />可是前几天看其他**提到因为某个组合逻辑产生了大量延迟，所以**断定该组合逻辑为关键路径。<br />现在都被弄糊涂了，到底以什么依据来判定关键路径呢

应该是系统中延迟比较大的路径，比如比较复杂的组合逻辑，使系统时钟<br />工作的最高频率下降的这些路径。不是什么关键信号的传输路径

学习，哈哈

有没有介绍怎么做FPGA时序约束的书或资料，哪位前辈能不能推荐一下