找不出来源的上升沿

检测signal_a的上升沿，但是当signal_a保持为低的时候（用示波器观察的），chipscope也抓到signal_a的上升沿，这是怎么回事？检查管脚连接和synplify的综合结果没后问题，求解释！！！

那要看你如何获取上升沿的，估计是处理有问题，导致亚稳态现象了

zhaojingzb 发表于 2013-12-4 12:15
那要看你如何获取上升沿的，估计是处理有问题，导致亚稳态现象了

signal_a_1<=signal_a;
signal_a_2<=signal_a_1;
signal_a_3<=signal_a_2;
signal_a_rising_edge<=signal_a_2 and not signal_a_3;
就这样获取的，而且signal_a='0'时，chipscope抓到的signal_a_1，signal_a_2，signal_a_3是一个clock的高电平。

是不是出现毛刺了？

贴出这一段程序看看的。

gaochy1126 发表于 2013-12-4 13:57
贴出这一段程序看看的。

signal_a是个输入的pin脚，就是上面贴出来的程序，没其他的了。

gaochy1126 发表于 2013-12-4 13:55
是不是出现毛刺了？

关键是signal_a是保持低电平时候也有上升沿，要毛刺也没有来源阿？

赋初值没