本帖最后由 cl234583745 于 2014-3-18 14:43 编辑
FSL_TICS_Robin 发表于 2014-3-18 14:08 
MCG的核心是一个FLL(锁频环)和一个PLL(锁相环)。
FLL和PLL都可以对输入的参考时钟倍频并锁定后输出, ...
1.设置这些就是为了得到总线时钟吗?如图:尽量得到的最高吗?
2.我试着设置了一下,fll基本总有警告,要么就是总线时钟只能到4m
pll能达到16 24 32m的。越高越好吗?
3.还有一些分频选择我不知道该如何选择,根据什么来选择,都用了自动。
4.明白了不少比原来。干脆麻烦你帮我设置个看看吧,没有什么要求,就是8m的晶振,其他也都是用总线时钟
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