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[FPGA] 调试一个UART程序，用verilogHDL写的

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 楼主| 幻月舞姬 发表于 2015-5-28 15:39 | 显示全部楼层 |阅读模式
UART, VerilogHDL, 调试, 仿真, 时序
手边有个verilogHDL的UART程序，但是并没有实现功能，主要是不知道错误出在什么地方啦，学不懂那个仿真和时序分析，想找大神帮帮我调试一下，有重谢哦！
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windycraze 发表于 2015-5-29 09:30 | 显示全部楼层
你把代码挂上来不就行了么
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 楼主| 幻月舞姬 发表于 2015-5-29 10:03 | 显示全部楼层
windycraze 发表于 2015-5-29 09:30
你把代码挂上来不就行了么

帅哥，程序有些多，好几百行，给个qq什么的，我发给你看看吧，程序输出的数据是乱码。
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yulunna 发表于 2015-6-9 20:20 | 显示全部楼层
给你一个现成的，一直在用着:lol
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 楼主| 幻月舞姬 发表于 2015-9-3 09:23 | 显示全部楼层
yulunna 发表于 2015-6-9 20:20
给你一个现成的，一直在用着

啊啊啊，抱歉，现在才看到你的回复，感谢了
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