问答-
下面这段Verilog语言代码，怎么写testbench的测试代码？
本人看了两天，自己写了几遍，还是出错，希望有大神来帮我解决下这个仿真问题moduledelay(inputclk,//时钟信号inputrst_n,//全局复位信号，低有效inputdin,//输入信号input[7:0]dly_data,outputregdout);wireadd_cnt;wireend_cnt;reg[7:0]dly_data_reg;reg[2:0]din_ff;regpos_flag;regneg_flag;reg[7:0]cnt;always@(posedgeclkornegedgerst_n)beginif(rst_n==1'b0)begindly_data_reg
2021-04-30 1
