解决MCU应用系统中上电暂态时输出失控的方法

只看该作者 · 2009-8-29 19:59

硬件上可以加三态门，上电高阻

4万 · 2009-8-29 20:55

上电高阻法在电压驱动（如CMOS）系统中并不可靠，特别是存在严重电磁干扰时更是重大隐患。

1万 · 2009-8-29 23:06

在要求很严的场合，比如控制继电继电器时在MCU跟继电器驱动之间接计数器，要继电器动作时必须由MCU的I/O输出个固定的脉冲串，计数器计数到一定值则输出信号到继电器驱动部分。否则不动作。

2万 · 2009-8-30 00:12

用冗余来保证接收方是可check的，这个冗余可用硬件也可用软件来实现

1万 · 2009-8-30 00:22

绝大多数单片机上电后未正常工作前，IO脚自动处于高阻状态，只要根据驱动电路对电平的需要加上拉或下拉电阻即可根除抖动现象。
对于上电不确定能自动处于高阻状态的单片机，有两个途径解决：
1、用一个独立于单片机的上电延迟电路给驱动电路供电；
2、对于允许延迟动作的驱动电路，采用发脉冲串-》电容隔直-》整流滤波-》放大来驱动，避免IO口持续直流电平对驱动电路的影响；

2万 · 2009-8-30 00:55

本帖最后由 mcuisp 于 2009-8-30 01:06 编辑

有可能（有钱又有地儿）的话，IO的上下拉电阻再并个电容，呵呵。
效果赶赶的。
能对付大上几个数量级的干扰能量，也给了上电复位时更确定的电平。

只看该作者 · 2009-8-30 12:59

最简单的负逻辑应用就是低电平驱动LED、数码管吧？
我认为IO口外接上/下拉电阻也能防止上电的暂态

4万 · 2009-8-30 13:04

负逻辑设计要求使用上拉，而上拉是最常见的IO默认状态，这也是为什么要采用负逻辑设计的原因。

只看该作者 · 2009-8-30 13:45

再次mark

只看该作者 · 2009-8-30 18:47

负逻辑，归纳得太好了....

2万 · 2009-8-30 22:56

驱动继电器的三极管如果用NPN的话，把B的基极电阻改为两个，第一个大点，第二个小点，在两个中间在接一个电容到地，呵呵，一般MCU复位时电平不确定的时间很短，用这个也可以勉强对付。

呵呵，改为PNP当然最好了，但 ...
yewuyi 发表于 2009-8-27 17:38

一般使用继电器做控制回路的产品，根本不在乎延迟个几秒执行动作，如果分成两个电阻，再加一个电容到到地的话，对于一些控制线比较长的线控产品还是比较合适的选择，这样比较容易过EFT测试，如果没有这个电容，即使使用屏蔽线，也可能会出现继电器偶尔被干扰误动作的现象。

现在用线控的产品还是比较多的，呵呵，在这种情况下，即使用PNP的驱动，我也会弄成两个电阻+电容的结构的。

这可是我绝对的经验之谈哦，信不信由各位自行判断。。。

2万 · 2009-8-30 23:14

原则就是上电和掉电那会一定要整好，别出乱子
比如电梯的抱闸控制，一定是断电时要抱住的，也就是拉开抱闸必须是继电器闭合才行的。

4万 · 2009-8-30 23:34

特殊情况特殊处理，像32楼所及长线驱动的情况，不但应采用负逻辑设计，还要用电流驱动而非电压驱动，在此基础上再加EMI抑制，在执行机构侧采用加入包括那个旁路电容、串入共轭磁珠等等措施。正逻辑设计下，单靠那个电容储电来解决上电暂态问题是不可靠的。

2万 · 2009-8-31 09:03

呵呵，chunyang老大，很少有一般线控产品会搞成电流驱动的，更别说什么EMI抑制了。

这个是市场对产品成本和产品体积的要求决定的，如果只有1、2米长的线控，也不是关系到生命安全什么的产品，很少有企业会搞成电流驱动的方式，就是加一个光电隔离都不会。

增加那个电容只是可以方便的通过EFT测试。

4万 · 2009-8-31 11:43

工业现场可不是这样子地……

1万 · 2010-10-10 20:22

来自网络：--->

正、负逻辑只是规定不同，没有好坏之分。

如令H=1，L=0，则称之为正逻辑体制，与此相反，若令H=0，L=1，则称之为负逻辑体制。

这个提法源自于TTL电路，因为TTL电路的输入转换电平约为1.4V，而输出高电平为3.5V输出低电平为0.3V。当一级TTL驱动下一级时高电平的抗干扰裕度为2.1V，而低电平的抗干扰裕度为1.1V。严格来讲应该是说高电平的抗干扰较好，低电平的抗干扰较差。负逻辑的高电平为0，低电平为1，很多年前有人因此认为负逻辑抗干扰比较好。其实这个看法并不经得起推敲，因为在数字电路中0和1出现的概率是随机的与被处理的数据结构有关，而与正负逻辑关系不大。即使在当时人们也是用4000系列CMOS电路来设计要求高抗干扰的电路。因为4000的电源电压VDD可以用到达18V，而输入转换电平在 1/2（VDD），输出高低电平几乎可达VDD到0。现代的CMOS电路电源电压可以用在5V/3.3V/2.5V/1.8V等等，而输入转换电平都是 1/2（VDD），输出电平为0到VDD。即使低电源电压3.3V的TTL电路的输入转换电平也接近于1/2(VCC)。更不存在“负逻辑抗干扰”的问题了。因为一些教科书为了表示全面，沿用过去的某些说法，容易引起教学两方面的困扰。

4万 · 2010-10-10 21:53

楼上所及的正负逻辑和俺主题帖中的逻辑不是一回事，在确定逻辑的电路中楼上转帖所言正确，但主题帖涉及的是暂态逻辑而非确定逻辑。

只看该作者 · 2010-10-10 22:27

什么啊~！看不懂~

1万 · 2010-10-10 23:06

好贴，各位分析的深刻。

解决MCU应用系统中上电暂态时输出失控的方法

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