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请教下大侠，这个电路怎么约束，altera的sdc约束

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楼主
LAORUAN| | 2016-6-19 15:53 | 显示全部楼层 回帖奖励 |倒序浏览
clk应该是generated clock。
此外，你应该明白input delay和output delay中min和max分别指的是什么，这样才能正确约束。

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