I2C上拉电阻取值

发表于 2017-6-21 16:03

各路大神请指点迷津，以下是我遇到的问题。
有篇**指出：如果上拉电阻值过小，Vcc灌入端口的电流(Ic)将较大，这样会导致MOS管V2（三极管）不完全导通(Ib*β<Ic)，有饱和状态变成放大状态，这样端口输出的低电平值增大(I2C协议规定，端口输出低电平的最高允许值为0.4V)

我的疑问：
            1.MOS管只有可变电阻区、饱和区、截止区，**中说的由饱和状态变成放大状态，指的是三极管吧？
            2.三极管饱和区：Ib*β>Ic；放大区：Ib*β=Ic；那什么时候会出现**中所说的：Ib*β<Ic ？？
            3.上拉电阻值过小，端口输出低电平值增大，原因是不是：Uce=Vcc-Ic*Rp=Vcc-β*Ib*Rp，（此时进入）Rp变小，所以Uce增大？？

发表于 2017-7-2 09:03

如果是I2C总线，目标就是达到I2C总线的电气指标，比如：上升下降时间，VIH,VIL,时序……

发表于 2017-6-23 10:13

MOS也有放大区，类似BJT，不用那么麻烦，直接考虑两个极限情况——大了等于不加，小了拉不动，所以一定是中间的一个范围才合适，用边沿来衡量。

发表于 2017-6-23 09:45

qq84722386 发表于 2017-6-22 15:26
找到解释了。。

这个文档能分享一下吗，ths

发表于 2017-6-23 09:44

qq84722386 发表于 2017-6-22 15:26
找到解释了。。

这个文档能分享一下吗，ths

发表于 2017-6-23 09:18

上低电阻的取值如上楼资料描述，应该是针对不同芯片，灌电流、供电电压等共同决定的。

登录 · 发表于 2017-6-22 15:26

dirtwillfly 发表于 2017-6-21 20:14
看了这篇**，也没说这个图是iic接口的内部结构图，只是说漏极开路的io

找到解释了。。

发表于 2017-6-21 20:14

qq84722386 发表于 2017-6-21 17:32
因为不能直接发**的链接，逆你直接百度《I2C上拉电阻取值问题》就找到那篇**了 ...

看了这篇**，也没说这个图是iic接口的内部结构图，只是说漏极开路的io

发表于 2017-6-21 20:05

qq84722386 发表于 2017-6-21 17:30
对啊！有什么问题吗？？？**里面说这个图就是IIC接口的内部结构。。。 ...

首先，一二楼没说这是iic接口的内部结构图。
其次，这个图里的上拉电阻明显是mcu的内部上拉电阻。和普通意义上说的iic的上拉电阻是不同的。

发表于 2017-6-21 17:32

dirtwillfly 发表于 2017-6-21 17:20
什么与什么啊。这个图明显是某个mcu或者芯片的io内部结构示意图，和iic有什么关系？ ...

因为不能直接发**的链接，逆你直接百度《I2C上拉电阻取值问题》就找到那篇**了

发表于 2017-6-21 17:30

dirtwillfly 发表于 2017-6-21 17:20
什么与什么啊。这个图明显是某个mcu或者芯片的io内部结构示意图，和iic有什么关系？ ...

对啊！有什么问题吗？？？**里面说这个图就是IIC接口的内部结构。。。

发表于 2017-6-21 17:20

什么与什么啊。这个图明显是某个mcu或者芯片的io内部结构示意图，和iic有什么关系？

登录 · 发表于 2017-6-21 16:04

本帖最后由 qq84722386 于 2017-6-21 16:06 编辑

如图

[硬件设计] I2C上拉电阻取值

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