发新帖我要提问
返回列表
打印

Xilinx FPGA中的CRC模块

[复制链接]
4634|15
手机看帖
扫描二维码
随时随地手机跟帖
楼主
mr.king| | 2011-5-25 21:19 | 显示全部楼层 回帖奖励 |倒序浏览
本帖最后由 mr.king 于 2011-5-25 21:20 编辑

我是用两种方式处理，本地，生成使用并行方式加到数据尾部再随同数据串行输出，，远端，因为数据是按位到来，每来一位处理一位，这样数据结束，CRC也出来了，根本没有延时问题

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则