非常感谢楼上几位的回答，按照楼上几位的思路经过修改调试，达到稳定了，再次感谢~
主要修改调试方法和思路：
1、之前没有做约束，认为跑的频率不高没关系。自己对约束概念理解也不透彻，这几天下来恶补学习时序约束和时序分析的知识，算是弄明白了，加上了约束。（但是这不是解决我遇到问题的根本。）
2、减少了时钟域数量，从6个减少为3个。这个改善效果比较明显，但是没有根除数据错乱的现象。
3、第三条我认为解决问题的根本所在。用异步fifo进行跨时钟域数据传输时，rdclk时钟给错了，没有用rdreq同频时钟，rdreq脉宽比rdclk周期多了3ns。写代码时疏忽了造成的bug
至于为什么加上了SignalTap就没问题了，还是没搞懂。
不过找到毛病解决问题了就好。
再次感谢楼上几位！
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楼主
