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请教下HDL串转并模块怎么生成并行数据的同步时钟

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 楼主| tmlake 发表于 2010-12-21 11:13 | 显示全部楼层 |阅读模式
HDL, 同步时钟, 并行数据, DCM, 解码
有个串转并的模块，输入的串行包括一个串行时钟和一个串行数据，经过数据头解码以后生成并行的数据，但是和并行数据相关的分频时钟怎么生成呢。用计数器直接分频的话和并行数据的同步性比较好，但是貌似很多都不推荐，，用DCM模块的话和数据的同步性好像又不好。
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艹_艹_艹_艹 发表于 2010-12-22 23:00 | 显示全部楼层
直接抠出有效信号，用有效信号做时钟是能
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 楼主| tmlake 发表于 2010-12-22 23:27 | 显示全部楼层
哦，哦，thanks
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