恒温晶振供电是5V，输出是CMOS，如何接入到FPGA的3.3VBANK中？

发表于 2018-9-25 11:36

恒温晶振供电是5V，输出是CMOS，如何接入到FPGA的3.3VBANK中

发表于 2018-9-25 22:45

电阻网络匹配

发表于 2018-9-25 22:45

举例你可以参考LVPECL怎么接入到LVDS等设计

发表于 2018-9-26 10:36

晶振频率是多少M的？整个系统对时钟的上升下降沿要求高吗？

发表于 2018-9-26 13:55

licaijunzhuce 发表于 2018-9-26 10:36
晶振频率是多少M的？整个系统对时钟的上升下降沿要求高吗？

10MHz 精度是10ppb，稳定度是0.2ppb（-10~70℃），年老化率在30ppb，5V恒温晶振应该怎么兼容在电压3.3V上。

发表于 2018-9-26 14:16

沿要求不高，电阻分压法即可：5V电平，经1.6k+3.3k电阻分压，就是3.3V。
沿要求高，需要用专用电平转换芯片。例如：74LVC245等，这个需要去选型。

发表于 2018-9-28 21:28

最好是换3.3V的型号长期使用需求建议各网络之间要匹配

发表于 2018-9-29 08:58

zhangmangui 发表于 2018-9-28 21:28
最好是换3.3V的型号长期使用需求建议各网络之间要匹配

恩·现在是考虑换成3.3V的。感谢

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