求助，差分时钟，单端数据的总线接口应该怎么设计

发表于 2011-9-25 13:50

本人正在画一个数字接收机的板子，上面有个AD9460,它是的时钟输出是差分CMOS信号，数据输出是单端的CMOS信号，这一组总线应该输出到FPGA,FPGA上有相应的差分接口，但是考虑到数据线走线比较长（2inch左右），想在二者之间加一个总线驱动器，但是这个差分时钟信号不知道怎么处理，假如用差分转单端的话，又破坏了时钟和数据的同步性。而且找不到输出延迟比较少的CMOS差分转单端的芯片.
能不能只用一路的时钟输出，另一路不接或者接地，这样接会不会有什么不良后果？
请各位高手指点！

发表于 2011-9-26 14:39

2inch算不上很长，直接接是最好的选择。

求助，差分时钟，单端数据的总线接口应该怎么设计

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