NMOS管仿真

登录 · 发表于 2019-5-31 18:27

利用TI的TINA工具对简单的NMOS管用法进行仿真，如下图所示。发现mos管导通之后，有一段时间VM1大于3.3V。减小R1，开始阶段VM1大于3.3V的情况越明显。此时将VM1输入到一个3.3V供电的芯片的管脚，会不会损坏芯片。增大R1，可使VM1小于3.3V，但VM1的转化时间变长。请帮忙分析一下原因，并给出一些解决方法。

发表于 2019-5-31 18:43

直观的说，你这里VM1就是DS电压，而该尖峰，是线路寄生参数在快速开关边沿产生的振铃，增加栅极驱动电阻，减慢了边沿变化速度，振铃是可以变弱的。你这里只是一个R负载，产生一个需要送到芯片的信号，很简单的办法是在DS增加一个合适的电容，和R2负载产生有效阻尼，当该阻尼合适的时候，速度并不会产生多大影响，同时可以有效阻尼振铃，这时候该振铃就不会出现。而不是通过调整栅极电阻来直接减慢MOS的开关速度。

发表于 2019-5-31 19:12

通过CGD耦合的电荷吧？

发表于 2019-5-31 19:13

实际应用中这点电荷基本上完全不会影响电源

发表于 2019-6-1 09:12

戈卫东发表于 2019-5-31 19:12
通过CGD耦合的电荷吧？

这个可能性最大，看AM1和AM2的电流差=流入栅极的部分。基本上=VM1的比例关系。
他这个信号，送后续芯片处理，而不是供电，担心幅度超过芯片极限。
加一个DS电容，应该可以有效阻尼该尖冲。

发表于 2019-6-3 10:13

后端接的是FPGA的I/O，我在后端增加个电容仿真一下。

发表于 2019-6-3 10:19

另外有的FPGA的管脚也有clamp二极管进行保护。管脚也会有寄生电容。

[电路/定理] NMOS管仿真

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