PSOC 4 TCPWM 小 Tip

发表于 2025-9-11 13:26

当我们使用PSOC 4 的TCPMWN会不会有一个疑问。

当我们我们输出的PWM被停止后，此时的输出引脚是输出高电平还是低电平呢？

当调用对应TCPWM组件的了pwm_stop函数来停止PWM，IO口会被释放为高阻，此时引脚会被外部上下拉控制。
如果是使这个TCPWM的Clock时钟源的clock_stop来停止，这时IO口则不会被释放，输出状态将会维持在停止时刻。

有兴趣的可以尝试一下哦。

发表于 2025-9-29 11:27

一般会设置的为低吧

发表于 2025-9-29 15:33

TCPWM 小 Tip

发表于 2025-9-30 11:06

输出的PWM被停止默认最后一次电平

发表于 2025-9-30 14:01

很实用的小技巧

[PSOC™] PSOC 4 TCPWM 小 Tip

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