ST SiC MOSFET 并联电路中栅极杂散电感（Lg）不匹配导致的栅极电压差异

发表于 2025-10-18 09:55

请问，谁有ST SiC MOSFET 并联电路中栅极杂散电感（Lg）不匹配导致的栅极电压差异及 PCB 布局优化方案

发表于 2025-10-30 07:20

我之前在做1200V的ST SiC并联时也碰到过类似现象，后来用差分探头看了下波形，确实是因为L_g差异导致Vgs不同步，结果开关不同步发热明显。

发表于 2025-10-30 07:21

我之前做过类似的OTA方案，建议AI模型文件加上差分更新机制，只传改动部分，比整包更新快很多，还能减轻MCU端的Flash压力。

发表于 2025-10-30 07:24

我们公司后来在PCB上加了独立的小栅电阻，并且靠近器件脚放，能有效均衡各个MOSFET的Vgs变化。

发表于 2025-10-30 07:25

我怀疑你那边可能是驱动板和功率板连接处引脚间距太远了，可以试着把驱动线改成同长度同走向的差分布线看看。

发表于 2025-10-30 07:26

其实用同一驱动源去带多个SiC不太理想，建议每个并联管都单独驱动，哪怕信号共用，也能缓解电压差。

发表于 2025-10-30 07:27

我测试的时候发现，如果关断太快，某个器件的寄生电感大一点，就容易出现Vgs过冲或延迟导通，这种小不匹配影响还挺大的。

发表于 2025-10-30 07:28

有个小技巧：在布局时让栅极和源极形成最小环路面积，同时把Kelvin源脚接回驱动地，这样可以减少L_g的不均衡。

发表于 2025-10-30 07:29

你可以用高速示波器同时测Vgs波形，看一下不同管子的上升沿和下降沿差异，多半能直观看出哪个通道问题最大。

发表于 2025-10-30 07:30

我感觉ST的SiC对栅极寄生特别敏感，尤其在高dV/dt时，L_g稍微偏一点都会影响同步性，你可以试着放慢一下关断速度验证下。

发表于 2025-10-30 07:31

别忽略封装内部引脚的电感，有时候TO-247和SMD混用会造成天生不匹配，这个结构层面的问题靠PCB也难完全补偿。

[其他ST产品] ST SiC MOSFET 并联电路中栅极杂散电感（Lg）不匹配导致的栅极电压差异