pcb问题

发表于 2012-8-23 14:30

我使用protel 用update pcb生成pcb时，好多网诺是错误的，在我原理图中没连接，pcb中他连接了，还有些把网诺连接的和原理图中的不一样，这是为什么啊？当我用生成网表做时，连接上好像没出现设么问题，但是所有的元件都集中在一起，分起来好麻烦？这是怎么弄的，谢谢啊

发表于 2012-8-23 14:51

贴图来看

登录 · 发表于 2012-8-23 15:17

贴图来看
jjjyufan 发表于 2012-8-23 14:51

下面贴出原理图

登录 · 发表于 2012-8-23 15:20

本帖最后由 victor3l 于 2012-8-23 15:25 编辑

2# jjjyufan

下面贴出有网表生成的pcb，刚开始都集中在一起。这里面的连接没有什么问题。

登录 · 发表于 2012-8-23 15:29

本帖最后由 victor3l 于 2012-8-23 15:32 编辑

贴图来看
jjjyufan 发表于 2012-8-23 14:51

下面这个是直接生成pcb的举一个例子，说明连接是错误的。这个是一个接头，有原理图上来看，1,2,3,4分别接Senor Source ,Signal+,Signal-,GND的，可是生成pcb后就成这个样子了

发表于 2012-8-23 15:31

贴图来看
jjjyufan 发表于 2012-8-23 14:51

在请问一下：有原理图直接升成PCB，和有先生成网表，在生成pcb应该是一样的，为生么在我这里有这么大的差异啊？是哪里没设置对，还是其他什么原因？在生成pcb时，两种方法都没有提示说哪有错误。

发表于 2012-8-23 15:32

器件移开就可以了，
只要原理没错，导过来基本不会有错的。
看图貌似你keepoutline 没画，所以都集中堆叠在一起（原点上）了

发表于 2012-8-23 15:33

至于5楼的问题，建议你查查原理图中这个器件的引脚连接

发表于 2012-8-23 15:46

器件移开就可以了，
只要原理没错，导过来基本不会有错的。
看图貌似你keepoutline 没画，所以都集中堆叠在一起（原点上）了
jjjyufan 发表于 2012-8-23 15:32

keepoutline在哪里设置？谢谢

发表于 2012-8-23 15:49

7# jjjyufan
在请教您一个问题，在样在生成pcb时他的位置好一点，我现在生成的pcb在一个角落了，接下来要布局移来移去很麻烦？

发表于 2012-8-23 15:49

在keepOutLayer 画板框先

发表于 2012-8-23 15:51

你画好keepoutline 可以使用自动布局
一般根据原理图先移开器件，，

发表于 2012-8-24 09:04

楼上兄弟说得没错，要在keepOutLayer 画板框先，没有布局规范好，显示绿色错误是正常的。