我使用的非易失性RAM是Dallas的芯片（512K,90ns，呵呵比较慢)。所谓RD,WR的时序是指它们读写时的低电平宽度。
一开始时采用11.059晶振，用了好几年一直没问题。后来系统改进要求速度提高，改用22.118M，6CLOCK，相当快了4倍。
因为用仿真器调试时，一点问题都没有，即使插上77E58也是非常难得发现一次问题（可能刚好处在临界状态），所以问题就更不容易发现。
发此文的目的只是想提醒大家，晶振改变，一些信号的时序也会改变的（象RD,WR控制脉冲的宽度），遇到类似的问题往这方面想一想。
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