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quartusII 怎么把verilog代码生成顶层原理图？

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 楼主| seaboy6 发表于 2013-5-1 16:51 | 显示全部楼层 |阅读模式
quartusII, 原理图, verilog代码
综合出来的图太复杂，怎么生成简易的顶层结构图？@猴哥
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zhuyi1234567899 发表于 2013-5-2 09:06 | 显示全部楼层
这个可以吗?
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梅花望青竹 发表于 2013-5-3 00:07 | 显示全部楼层
在project navigator 中的file 目录下找到源文件，右键点击源文件，选中 create symbol files for current file；完成后就生成了原理图
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梅花望青竹 发表于 2013-5-3 00:08 | 显示全部楼层
自己连接更是复杂，还不如写呢。
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梅花望青竹 发表于 2013-5-4 00:34 | 显示全部楼层
seaboy6 发表于 2013-5-3 21:15
好像只是编译了一下...顶层原理图不是RTL图吧

RTL是在仿真中看的。
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