Dracula这个东西,关于EDA的一些故事与分析(四)

发表于 2007-5-3 01:18

Dracula这个东西(三) 完整版本请到www.myicjob.com 吸血鬼的在中文里还有另一层含义，大体上和周扒皮表达的意境一致。 所以作为IC设计EDA工具的大公司，CADENCE把自己的一个组件命名为Dracula，有着再明确不过的意思。 说到IC Design就离不开EDA TOOLS。 IC设计中EDA工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。IC设计向来就是EDA工具和人脑的结合。 随着IC不断向高集成度、高速度、低功耗、高性能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。 IC设计的EDA工具真正起步于80年代，1983年诞生了第一台工作站平台apollo；20年的发展，从硬件描述语言（或是图形输入工具）到逻辑仿真工具（LOGIC SIMULICATION），从逻辑综合（logic synthesis）到自动布局布线(auto plane & route)系统；从物理规则检测(DRC & ERC)和参数提取(LVS)到芯片的最终测试；现代EDA工具几乎涵盖了IC设计的方方面面，可以说，没有EDA工具，就没有现代IC设计。 提到IC设计的EDA工具就不能不说CADENCE公司。 随着COMPASS的倒闭，它成为这个行业名副其实的“老大”。 CADENCE提供了IC design中所涉及的几乎所有工具；同样使用它的工具所花费的金额和它的名气一样的巨大。 除CADENCE公司以外，比较有名的公司包括MENTOR,AVANTI,SYNOPSYS和INVOEDA。 MENTOR和CADENCE一样，是一个在设计的各个层次都有开发工具的公司，而AVANTI因其模拟仿真工具HSPICE出名，SYNOPSYS则因为逻辑综合方面的成就而为市场认可。  下面根据设计的不同阶段和层次来谈谈这些工具； （1）输入工具(Design input)： 对自顶而下的（TOP-DOWN）设计方法，往往首先使用VHDL或是VERILOG HDL来完成器件的功能描述，代表性的语言输入工具有SUMMIT公司的Visual HDL和MENTOR公司的Renior等。 虽然很多的厂家（多为FPGA厂商）都提供自己专用的硬件描述语言输入，如ALTRA公司的AHDL，但所有的公司都提供了对作为IEEE标准的VHDL，VERILOG HDL的支持。 对自下而上的（DOWN-TOP）设计，一般从晶体管或基本门的图形输入开始，这样的工具代表性的有CADENCE公司的composer，VIEWLOGIC公司的viewdraw等，均可根据不同的厂家库而生成和输入晶体管或门电路相对应的模拟网表。 （2）电路仿真软件(Circuit simulation)：（分为数字和模拟两大类）。 电路仿真工具的关键在于对晶体管物理模型的建立，最切和实际工艺中晶体管物理特性的模型必然得到和实际电路更符合的工作波形。 随IC集成度的日益提高，线宽的日趋缩小，晶体管的模型也日趋复杂。 任何的电路仿真都是基于一定的厂家库，在这些库文件中制造厂为设计者提供了相应的工艺参数， 如TSMC0.18um Cu CMOS工艺的相关参数高达300个之多，可以用于数字仿真的工具有很多，先期逻辑仿真的目的只是为了验证功能描述是否正确。 对于使用verilog HDL生成的网表，CADENCE公司的verilog-XL是基于UNIX工作站最负盛名的仿真工具，而近年随PC工作站的出现，VIEWLOGIC的VCS和MENTOR公司的modelsim因其易用性而迅速崛起并成为基于廉价PC工作站的数字仿真工具的后起之秀。 对于VHDL网表仿真，CADENCE公司提供LEAFROG，SYNOPSYS公司有VSS，而MENTOR公司基于PC的MODELSIM则愈来愈受到新手们的欢迎。 PSPICE最早产生于Berkley大学，经历数十年的发展，随晶体管线宽的不断缩小，PSPICE也引入了更多的参数和更复杂的晶体管模型，使得它在亚微米和深亚微米工艺的今天依旧是模拟电路仿真的主要工具之一。 AVANTI是IC设计自动化软件的“英雄少年”，它的HSPICE因其在亚微米和深亚微米工艺中的出色表现而在近年得到了广泛的应用。 CADENCE公司的Spectre也是模拟仿真软件，但应用远不及PSPICE和HSPICE广泛。              对于特殊工艺设计而言，由于它们使用的不是Si基bipolar或CMOS工艺，因而也有不同的设计方法和仿真软件，例如基于AsGa工艺的微波器件所使用的工具，较著名的有HP的eesoft等。 （3）综合工具(synthesis tools)： 用于FPGA和CPLD的综合工具包括有CADENCE的synplify，SYNOPSYS公司的FPGA express和FPGA compiler，MENTOR公司的leonardo spectrum。 一般而言不同的FPGA厂商提供了适用于自己的FPGA电路的专用仿真综合工具，比如ALTERA公司的MAXPLUS2仅仅适用它自己的MAX系列芯片；而foundation则为XILINX器件量身定做...... 最早的IC综合工具应该是CADENCE的buildgates，而CADENCE最新版本的Envisia Ambit(R)则在99年在ASIC international公司成功用于240万门的设计。 使用较广泛的还有SYNOPSYS的design compiler和behavial compiler。 基于不同的库，逻辑综合工具可以将设计思想转化成对应一定工艺手段的门级电路，将初级仿真中所没有考虑的门沿gates delay反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。 （4）layout工具和自动布局布线（auto plane & route）工具 CADENCE的design framework是常用的基于UNIX工作站的全定制设计的布局布线软件，和silicon ensemble ，Envisia place &route DSM（CADENCE的版图输入工具Virtuoso） （5）物理验证（physical validate）和参数提取(LVS)工具依然可以分成为ASIC和FPGA两大类。 ASIC设计中最有名、功能最强大的是CADENCE的Dracula（这一句就当是在给CADENCE吹牛）， CADENCE的中文意译是韵律，大概是想说自己在捞钱的时候有着高雅从容的气度，有点欲盖弥彰的意思；抑或是说自己的产品都是艺术品，有点臭美的意思。 基于这样的思路，其组件的命名大多与艺术有关。Virtuoso就是艺术家，Diva就是歌剧中的女主角，Composer就是作曲家，Allegro就是乐章。 但是有2个异类。一个是模拟仿真组件Spectre，一个是版图验证组件Dracula；一个是幽灵，一个是吸血鬼，这2个东东的共性就是难缠，当然，依然不忘了“优雅”一词，移动都用飘或者飞的，也不知这2个名字是取给对手还是客户听的。（不过AVANTI也不是善茬儿，弄出了P&R组件Apollo和版图验证Hercules，一个太阳神一个大力神，都是帅哥+肌肉男，对小女生具有相同当量的杀伤力） 正如后面将要提到的，流片一次的费用动辄上万，实在是有钱人的游戏，为了保证每次能够不花冤枉钱，版图验证就尤其重要，具体包括设计规则检查DRC(Design R ule Check)、电气规则检查ERC(Electrical Rules Check)、版图原理图对比LVS(Layout Versus Schematic)、版图参数提取LPE(Layout Parameter Extract)、寄生电阻提取PRE(Parasitic Resistance Extraction)。 CADENCE的Dracula作为公认的版图验证标准，几乎全世界的IC公司都拿它来作为sign off的凭证，工具标价20万美刀，折合成*币就要乘上个8.4的系数，吸血鬼的本性表露无遗。 CADENCE还提供了另外一套验证系统，Diva是整合在Virtuoso环境内的，言下之意，就是free的，看上去有些搬起石头砸自己的脚，其实不然。 天下没有免费的午餐，Diva在验证小面积的layout时，速度较快，同时由于采取on-line交互方式，界面友好，易于上手。但缺点是做大型晶片或whole chip无法进行完整验证，这个时候还是需要基于batch-running方式的Dracula粉墨登场。 Diva只适合教学使用，培养出大批的CADENCE操作员，结合它的中文意义，正是一招美人计： 歌剧女主角动感撩人，作为香喷喷的诱饵吸引鱼儿上钩，然后吸血鬼打扫战场，怎么看都像是一出倩女幽魂。正所谓“十里平湖霜满天，寸寸青丝愁华年，形单对月望相伴，只羡鸳鸯不羡仙”，好诗啊好诗—跑题了。 相对来说，MENTOR公司势头很猛的Calibre就朴素的多，这一点从名字上就能看出来。 值得注意的是，在同一环境下运行CADENCE的Virtuoso，可以发现里面同样整合了Calibre的菜单，“没有永远的敌人，只有永恒的利益”，确实是经过又一次事实证实的真理。 AVANTI的STAR-RC也是用于物理验证的强力工具，而Hercules则是其LVS的排头兵。  如同综合工具一样，FPGA厂商的物理验证和参数提取多采用专门的软件、并和其仿真综合工具集成在一起，ALTERA的MAXPLUS2和XILINX的FOUNDATION是这样的典型。  （6）由于VLSI尤其是ULSI电路的预投片费用都相当的高，如TSMC 0.25um CMOS 工艺一次预投片的费用为100万美圆，而0.18um Cu CMOS 3.3V工艺的一次预投竟高达300万美圆，因而对ASIC芯片，要求芯片设计尽量正确。最好完全消灭错误，解决功耗分析，生成用于芯片测试目的的特殊测试电路，因应这一要求，也产生了一些特殊的EDA工具，以完成诸如power analysis、故障覆盖率分析、测试矢量生成等目的。

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