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求大神指点！quartus II这些变量被编译器当作clk怎么解除？？

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 楼主| fangzimo 发表于 2013-9-10 13:12 | 显示全部楼层 |阅读模式
Quartus, 编译器, 时钟, AC, quartusII

这些 lwr_n 、rst_n怎么会被当成时钟脚了，整个工程编译下来，多次出现这样的情况，请教坛子里面的大神，怎么样排除掉这些警告，同时我的输入sys_clk由外部晶振输入，没有做过时钟约束，也不清楚怎么在quartus II里面对sys_clk作约束？

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huangxz 发表于 2013-9-10 14:27 | 显示全部楼层
在assign里面没办法约束么
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fangzimo + 3

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sen19890606 发表于 2013-9-10 21:59 | 显示全部楼层
我碰到这种情况警告是因为我把他们写在always条件里了,always(posedge rest)，如果没写错的话应该不用管,sysclk是直接引入的，为什么要约束它啊，想达到什么目的呢？
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 楼主| fangzimo 发表于 2013-9-11 18:34 | 显示全部楼层
huangxz 发表于 2013-9-10 14:27
在assign里面没办法约束么

不太清楚怎么在assign里面约束，请教一下哪这些不是clk也被认为是clk的脚该怎么消除这些警告了！
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 楼主| fangzimo 发表于 2013-9-11 18:34 | 显示全部楼层
sen19890606 发表于 2013-9-10 21:59
我碰到这种情况警告是因为我把他们写在always条件里了,always(posedge rest)，如果没写错的话应该不用管,sy ...

请教一下哪这些不是clk也被认为是clk的脚该怎么消除这些警告了！
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sen19890606 发表于 2013-9-11 18:52 | 显示全部楼层
fangzimo 发表于 2013-9-11 18:34
请教一下哪这些不是clk也被认为是clk的脚该怎么消除这些警告了！

我当时没管它，因为警告并不代表设计一定会失败
你的这些脚用在什么地方了？
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