我板上没有上电复位信号,想在CPLD上电后,插入一个等待逻辑,实现全局复位.
就是上电后用计数器产生延时,但编译后发现这个部分好象被优化掉了,不知道哪里的问题?
p_rst: process(clk_in,reset_cnt_reg)
begin
if clk_in'event and clk_in = '1' then
if reset_cnt_reg>= x"80000000" then reset <= '1';
reset_cnt_reg <= x"80000000";
else
reset <= '0';
reset_cnt_reg <=reset_cnt_reg+1;
end if;
end if;
end process p_rst;
ALTERA的CPLD时,在QUARTUS II 11.0下编程,哪位高手知道是什么原因引起的啊?或者软件上电复位怎么做 |
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