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承接PCB设计项目 创业|外包|承接 wjk00701 2018-9-10 3 736 wjk00701 2018-9-12 16:29
如果有多个clock 需要做tree并且相互之间可能有talk,怎么样才能使比较重要的tree先做好后不被更改?
ckQualityTEAC
新手园地 棋王高手 2018-9-10 0 359 棋王高手 2018-9-10 13:00
问func_HF 和func_ST 没有成功读入
STTEtcnivi
新手园地 哈金 2018-9-10 0 155 哈金 2018-9-10 13:12
clock gate 和 clock logic 有什么区别?
logicTEicck
新手园地 过期账户 2018-9-10 0 137 过期账户 2018-9-10 13:14
做clone的修drv, 不会导致这个gete的上一级的fanout增多,产生新的问题吗
TEgeAN
新手园地 没名字的人 2018-9-10 0 144 没名字的人 2018-9-10 13:20
Fix_drv的问题
cktargetTEgeHC
新手园地 电子学长 2018-9-10 0 164 电子学长 2018-9-10 13:44
取消选中的instance颜色显示
ANceSTgeTE
新手园地 稻花香1号 2018-9-10 0 262 稻花香1号 2018-9-10 14:00
set_ccopt_property 用法
propertyseINVERTERTEce
新手园地 无幻 2018-9-10 0 470 无幻 2018-9-10 14:06
怎么区分哪些buffer/inverter是CTS插入的,哪些是原Verilog网表里的? 新手园地 第十代火影 2018-9-10 0 386 第十代火影 2018-9-10 14:12
为什么clock gate的latency会比较短?能画图解释下吗
TEck
新手园地 向日葵的武士 2018-9-10 0 172 向日葵的武士 2018-9-10 14:18
我没有设定skew target,为什么报告里显示explicit?不应该是auto computed吗? CTS
targetTEiccomput
新手园地 棋王高手 2018-9-10 0 323 棋王高手 2018-9-10 14:30
Reducing clock tree power的过程
powPowerckTEresize
新手园地 kaloulin 2018-9-10 0 328 kaloulin 2018-9-10 14:34
在reort最恶劣的条件下的path delay中的late, 和max和设定OCV的derate的late是一个意思吗?
TEhd
新手园地 白鹭hu 2018-9-10 0 147 白鹭hu 2018-9-10 14:40
无法清除clock tree上的单元,无法合并clock gate CTS
TEckCONFIGeccReset
新手园地 你说说说说 2018-9-10 0 265 你说说说说 2018-9-10 15:02
为什么重置sdc时,只重置clock port呢?
sddcckClocksTE
新手园地 棋王高手 2018-9-10 0 410 棋王高手 2018-9-10 15:04
为什么dbSet selected.isDontTouch false后INV和gate还是dontTouch的状态?
TouchTEsesdck
新手园地 河童 2018-9-10 0 202 河童 2018-9-10 15:06
问布局初始化时,site_row、cell_site和track之间距离是在哪里定义的?
TrackTEckceAC
新手园地 追光少年 2018-9-10 0 380 追光少年 2018-9-10 15:12
如何手动微调创建pg net补丁
NETTEcreateshapeWRITE
新手园地 白板就是这个 2018-9-10 0 441 白板就是这个 2018-9-10 15:26
"is_clock_used_as_clock" attribute含义
seckTEIOcollection
新手园地 スモモ 2018-9-10 0 579 スモモ 2018-9-10 15:38
skew的约束跨gen clock吗?
GengeckTEdc
新手园地 roucun 2018-9-10 0 193 roucun 2018-9-10 15:58
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