spartan-6 dcm_clkgen使用问题
2013-10-23 14:07
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介个请问如何结贴？我第一次发帖。。
正解，波形已经出来了，谢谢！
正解，谢谢，波形已经出来了！
找到原因了，gon_wen是正解，的确是复位时间不够长，你的建议也很好，谢谢！ ...
恩，对滴，一致输出为低电平，LOCKED信号为x
输入时25MHz的时钟，生成时钟范围在6.25MHz到40MHz，需要实时调整输出频率从，外部复位是低电平有效，因 ...
大神们，DDR3控制器有相应的规范标准吗？
2015-1-19 20:15
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你可以看看spartan-6 MCB的手册，或者其他FPGA的也可以，参考他们的接口、时钟以及内部结构。 ...
请教并行总线怎么保证延迟一致？
2015-1-30 17:42
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Xilinx的FPGA中有iodelay模块，Altera应该也有类似的模块。
新手初学：程序下载时，线连接的问题
2015-1-15 08:41
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没用过这个板子，但开发板上电下载程序，主要注意电源选择和下载线是否接错就可以了。开发板上可能有多个电 ...
Spartan-6 GTP实现sata等协议接口
2015-1-16 10:23
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都有哪些呢？可否列举下？谢谢啦
比喻非常恰当~:)
对于硬盘的驱动，我一直都有一个疑问，如果我只把固态硬盘当作一个存储空间来用，不考虑 ...
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